Мiкропроцесорна система MC68000

Вступ

На підставі складеної блок-схеми розробити логічну структуру (ЛС) МПС з МП MC68000. Спосіб обміну даними - програмний, формат обміну - паралельний та послідовний, що забезпечується застосуванням інтегральних мікросхем (ІМ) MC68230 (паралельний інтерфейс/таймер - ПІ/Т) та MC68681 (подвоєний асинхронний приймач / передавач - ПАП/П). Для оптимального використання адресного простору застосувати його апаратне сегментування (сегменти ПЗП, ОЗП, периферійних пристроїв). З цією метою, залежно від варіанта завдання, може бути використано сегменти основної пам’яті (ОП) місткістю 8 К´8 біт, 16 К´8 біт, 32 К´8 біт, 64 К´8 біт.

Розроблянню підлягають блок МП, блок ОП, блоки ПІ/Т та ПАП/П, контролер шини та загальна логічна структура МПС.

Має бути складено фрагмент програми ініціювання ПІ/Т на заданий режим обміну даними. Курсова робота розглядається як аванпроект до подальшого технічного розроблення МПС. На цьому етапі не враховуються деякі параметри, зокрема часові та навантажувальні.

1. Структурна схема МПС

Структурна схема будь-якого цифрового пристрою (системи) зображується у вигляді прямокутників - закінчених функційних модулів-блоків, поєднаних поміж собою спрямованими лініями основних сигналів [1].

Структурна схема МПС М68000 (рис. 4.1) має тришинну організацію і включає блок процесора (мікропроцесор МС68000 та генератор тактових імпульсів ГТІ), шину адреси ША (А₂₃…А₁), шину даних ШД (D₁₅…D₀), шину керування ШК (кількість ліній шини керування визначається після конфігурування логічної структури МПС), основну пам’ять ОП, інтерфейс та модулі введення / виведення зі схемами доступу та контролер шини КШ.

МПС розраховано на програмний обмін даними із зовнішніми пристроями (ЗП), який зорганізовується за допомогою периферійних пристроїв (ПП) - модулів спряження МС68230 (програмований паралельний інтерфейс/таймер ПІ/Т) та МС68681 (програмований подвоєний універсальний асинхронний приймач / передавач ПАП/П); кількість таких модулів визначається варіантом завдання. ША, ШД та ШК, до яких підмикається ПП, утворюють системну шину (СШ) МПС. Інтерфейс МП з СШ загалом зорганізовується за допомогою одно-, двонаправлених шинних формувачів (ШФ) та схем на логічних елементах (ЛЕ). Головне призначення такого інтерфейсу - узгодження навантажувальної здатності відповідних виходів МП зі споживаною потужністю входів СШ. За допомогою спеціальних логічних схем поміж СШ та ОП, ПІ/Т, ПАП/П зорганізовується інтерфейс доступу й читання даних. За допомогою контролера шини (КШ) здійснюється блокування помилкового адресового звернення шляхом апаратного переривання виконання поточної програми. Генератор тактових імпульсів формує одну чи дві послідовності тактових (синхронізувальних) імпульсів, використовуваних для синхронізування МП та інших пристроїв МПС.

Рисунок 2.1 - Структурна схема МПС

2. Розроблення логічної структури МПС

2.1 Блок мiкропроцесора

До цього блока входять МП МС68000 (CPU), генератор тактових імпульсів (GN) та допоміжні ланцюжки.

МП МС68000 [2] взаємодіє під час обміну даними з ОП й периферійними пристроями через СШ, до якої вони підмикаються і яка складається з 23-бітової шини адреси (ША), 16-бітової шини даних (ШД) та шини керування (ШК). Кількість задіяних ліній ШК залежить від структури МПС. Адреса, передавана ША, забезпечує вибір певного модуля й доступ у ньому до певної КП чи регістра ПП, з яких за допомогою певних керувальних сигналів здійснюється читання чи в які записуються дані через ШД. Виводи Vcc та GND (рис. 5.1) слугують для підмикання джерела живлення напругою +5 В.

На виводах А₂₃…А₁ діють коди, які забезпечують словарне адресування. При цьому передавання слова чи певного байта по ШД визначається відповідними комбінаціями значень керувальних сигналів  та .

Через виводи D₁₅…D₀ здійснюється передавання команд та даних. Інші виводи призначено для передавання керувальних сигналів, які функційно поділяються на декілька груп. Якщо активний стан сигналу задається низьким рівнем, то над його позначенням є риска, інакше - без риски.

Системні сигнали. CLK - тактовий сигнал синхронізації, період якого визначає тривалість такту машинного циклу. CLK узгоджує в часі функціонування вузлів та блоків МП і супроводжує обмін у МПС.  - сигнал скидання.

Зовнішній сигнал системного скиду  = 0 викликає системне переривання виконання поточної програми. Відтак вміст регістрів адрес та даних набуває нульового значення. У регістрі ознак SR установлюється значення прапорця S = 1 (режим супервізора), а інші прапорці набувають значення 0. Із КП з адресою $000 здійснюється завантаження початкового значення покажчика SSR супервізора, а з КП з адресою $004 - вмісту РС - початкової адреси програми, яка виконує завантаження певних початкових значень вмісту SR, регістрів адрес та даних, а також завантаження (ініціалізування) регістрів інших пристроїв. Зовнішній сигнал  зазвичай формується під час ввімкнення живлення чи натискання клавіші SB у схемі скидання, умовно зображеної на рис. 3.1..1. Сигнал  = 0 формується також при виконанні привілейованої команди RESET, яка переводить до початкового стану інші пристрої МПС. Вхідний сигнал  = 0 зупиняє (зупин) виконання поточної програми, переводить виводи А₂₃…А₁, D₁₅…D₀ до високоімпедансного стану (третій стан), а виходи керувальних сигналів - до неактивного стану. З аналогічною реакцією МП формує вихідний сигнал  = 0 наразі подвійної помилки шини (дворазове поспіль надходження сигналу  = 0), вихід із стану зупинки відбувається при надходженні зовнішнього сигналу  = 0 або переривання.

Сигнал помилки звертання до шини  = 0 формується контролером шини, який виявляє помилки звернення за адресами неприєднаних модулів ОП чи периферійних пристроїв, а також за тривалої відсутності сигналу готовності до обміну  = 0 від ПП чи ОП тощо.

Сигнали керування обміном.  - адресовий строб, який своїм активним рівнем  = 0 у тактах S₀ та S₁ в циклі обміну супроводжує адресу на ША (рис. 3.1.2).  - сигнал, що визначає напрям обміну по ШД: уведення до МП (читання) - за  = 1; виведення з МП (запис), якщо  = 0.  (передавання старшого байта),  (передавання молодшого байта) - сигнали, які визначають довжину даних на ШД. Рівні  = 0,  = 0 визначають передавання слова. Молодший байт передається, якщо  = 1 та  = 0, старший -  = 0,  = 1. Вхідний сигнал готовності до обміну  = 0 надходить, якщо периферійний пристрій чи пам’ять - об’єкти звертання - є готові до обміну. Інакше -  = 1.

Сигнали керування захоплюванням шини. Ці сигнали визначають порядок використання системної шини (надалі шини) пристроями системи. У режимі захоплювання шини МП від’єднується від шини, а керування обміном здійснює інший пристрій. Найчастіше - це режим прямого доступу до пам’яті (ПДП), коли здійснюється обмін між основною пам’яттю (ОП) та яким-небудь зовнішнім пристроєм великими обсягами даних без участі МП.  - вхідний сигнал запиту від зовнішнього пристрою на захоплювання шини. Якщо  = 0, МП завершує поточний цикл обміну, призупиняє виконання команди й переводить виводи А_23…А₁, D_15…D₀ до високоімпедансного стану, а виходи керувальних сигналів - до неактивного стану. - вихідний сигнал дозволу захоплювання шини, котрий набуває значення = 0 після роз’єднання МП з шиною. - вхідний сигнал потвердження захоплювання шини. Після отримання  = 0 пристрій, який запитав дозволу на захоплювання шини, надсилає до МП сигнали  = 0, скасовує запит на захоплювання ( = 1) й переходить до керування шиною. Після завершення обміну вказаний пристрій надсилає сигнал  = 1. Відтак МП переходить до виконання перерваної команди.

Сигнали керування обміном з повільнодіючими ПП. Вихідний сигнал Е - тактувальний сигнал для ПП, частота якого є вдесятеро менша за частоту сигналу СLK. На вхідний сигнал від ПП готовності до обміну  = 0 МП встановлює сигнал  = 0, відтак відбувається пересилання даних зі збільшеним часом введення чи виведення. Адреси А₂₃…А₁ й сигнали  та  формуються як і за звичайного програмного обміну. Мінімальна тривалість циклу обміну становить десять тактів.

Вихідні сигнали FC₂…FC₀. Трирозрядний код FC₂…FC₀ визначає тип виконуваного циклу. Відповідні комбінації бітів указаного коду використовуються для розподілу банків даних між супервізором та користувачем, формування сигналу потвердження переривання , а також дозволяють ідентифікувати поточний стан МП у перебігу настроювання МПС.

Вхідні сигнали IPL₂…IPL₀. Трирозрядний код IPL₂…IPL₀, який надходить від пріоритетного шифратора, визначає певну підпрограму обслуговування запиту на переривання. Код 111 означає відсутність запиту на переривання.

Режим обміну визначає, які виводи керувальних сигналів залишаються незадіяними. Щоб захистити МП від завад, на таких вхідних виводах в цьому разі мають постійно діяти неактивні логічні рівні.

На рис. 3.1.1 всі незадіяні входи - інверсні, тому на них умовно показано подавання неактивного високого рівня через резистори R від джерела живлення +5 В. Генератор тактових імпульсів GN формує послідовності тактових імпульсів для МП та ПП.

2.2 Блок основної пам’яті

Для побудови блока ОП використовуються стандартні модулі ПЗП та ОЗП. При зображенні схеми блока ОП доцільно застосовувати умовно-графічне зображення (УГЗ) вказаних модулів, як подано на рис. 3.2.1

На рис. 3.2.1: A - N-розрядний адресовий вхід; DIO - об’єднаний
М-розрядний вхід-вихід даних; - вхід сигналу «вибір модуля»;  - вхід сигналу «ввімкнення модуля»; - вхід сигналу «читання / запис»; DO - М-розрядний вихід даних. В схемі блока ОП N та М подаються відповідними позначеннями бітів адреси й даних, які діють на виводах А, DIO та DO.

Кількість сегментів ОП бажано мати мінімальною за їхньої однакової місткості. Кожний сегмент має складатись з двох однакових банків-модулів, місткість яких рекомендовано визначати як 2ⁿ Кбайт (n = 1, 2, 3, 4, 5, 6).

Розглянемо конкретний приклад побудови блока ОП. На рис. 5.4 зображено схему блока ОП, яка складається з двох двобанкових сегментів ПЗП та ОЗП місткістю 32 Кбайт кожний, комірки пам’яті яких адресовано бітами А₁₄…А₁. Вибір (адресове звертання) певного сегмента здійснюється за допомогою дешифратора DC1. Інформаційні входи DC1 відповідно сполучено з лініями ША, на яких діє група бітів N4 (А₁₆ А₁₅).

Розрядність коду N4 визначається загальною кількістю сегментів (включно із сегментом ПП). На вхід  подається з МП керувальний сигнал , який активізується у тактах S₁…S₃ циклів читання та записування. Два виходи DC1 (DC₀, DC₁) сполучено зі входами  модулів банків відповідних сегментів ОП. Активний рівень з виходу DC1₂ призначено для вибору сегмента ПП. Активні рівні з інших незадіяних виходів DC1 блокуються КШ. У розглядуваному прикладі блокується дія активного рівня з виходу DC1₃.

Активні рівні з виходів DC1₀ та DC1₁ використовуються також як сигнали готовності до обміну відповідних сегментів ОП.

Виводи А модулів усіх сегментів ОП сполучено з відповідними лініями ША (А₁₄…А₁ у розглядуваному прикладі). Виводи DO та DIO модулів ПЗП та ОЗП молодшого банку відповідно сполучені з лініями D₇…D₀ ШД, а старшого банку - з лініями D₁₄…D₈.

Загалом для будь-якої кількості сегментів ПЗП входи модулів молодшого банку ПЗП сполучуються з виходом _L RОM схеми ввімкнення банків (СВБ), а входи  модулів старшого банку ПЗП сполучуються з виходом _HRОM СВБ. Активні рівні на зазначених входах ініціюють стан «читання» з відповідних банків ПЗП. Аналогічно сполучено входи  банків ОЗП з виходами _LRAM та _HRAM СВБ. В цьому разі активні рівні на зазначених входах ініціюють увімкнення відповідних банків ОЗП. Входи  усіх модулів ОЗП сполучено з виходом  СВБ. Функціонування СВБ пояснює таблиця перемикань 5.1, в якій _H = 0 - сигнал увімкнення старшого банку даних ОЗП чи ввімкнення (читання) старшого банку ПЗП; _L= 0 - сигнал увімкнення молодшого банку ОЗП чи ввімкнення (читання) молодшого банку ПЗП.

Таблиця 3.2.1 - Таблиця перемикань СВБ

2.3 Блоки периферійних пристроїв

Згідно з варіантами завдань до КР кількість ПП - 2…4. Вибір того чи того ПП здійснюється за допомогою коду групи бітів N2 адреси, який декодується дешифратором DC2. DC2 повинен мати вхід увімкнення (), який сполучується з відповідним виходом DC1. Інверсні виходи DC2 відповідно сполучуються зі входами  (вибір модуля) ПП. Сигнали з незадіяних виходів мають надходити до КШ, який блокує неправильне звертання до ПП.

Адресове звертання до трьох ПП визначається групою N2 бітів A₇A₆: 00, 01, 10 (A₇A₆ = 11 - неправильне звернення). У разі чотирьох ПП будуть задіяні всі виході DC2 для вибору певних.

Керувальні сигнали ,  надходять з відповідних виходів МП МС68000, CLK - з GN. Сигнал готовності до обміну  надходить на відповідний вхід МП через ЛЕ І, інші входи якого сполучуються з виводами  модулів інших ПП і виходами DC1₀ та DC1₁, сигнали з яких є сигналами вибору сегментів ОП. Через виводи D₇…D₀, які сполучуються з відповідними лініями ШД, здійснюється обмін даними з МП.

Виводи RS5…RS1 відповідно сполучуються з лініями А₅…А₁. Зазначеними лініями ША передається код, який визначає певний регістр, задіюваний за програмування МС68230 чи за обміну даними з МП.

Виводи Н₄…Н₁, залежно від режиму обміну, використовуються в певних комбінаціях для передавання даних чи керувальних сигналів.

Через виводи РА7…РА0 та РВ7…РВ0 (порти А та В) здійснюється обмін даними із зовнішніми пристроями (ЗП) в паралельному форматі

Через виводи РС7…РС0 (порт С) здійснюється, залежно від режиму обміну, або обмін даними в паралельному форматі із ЗП, або передавання керувальних сигналів, які обслуговують таймер, супроводжують обмін в режимах захоплювання шин та переривання. Користуючись вищенаведеним описом, можна скласти схему блока ПІ/Т з більшої кількості ІМС МС68230.

Згідно з розглядуваним прикладом, складається з двох ІМС МС68681 [4] з ланцюжками блокування входу сигналу потвердження переривання  від МП. Нижче описано призначення виводів ІМС МС68681 та їхні сполучення з виводами МП та ША й ШД [4]

Через виводи D₇…D₀ здійснюється двоспрямований обмін даними з МП у паралельному форматі одноіменними лініями ШД. На входи RS4…RS1, які сполучуються відповідно з лініями A4…A1 ША, надходить від МП код вибору регістра ПАП/П, задіюваного при програмуванні МС68681 або при обміні даними між МП та ПАП/П. Входи керувальних сигналів ,  сполучуються з відповідними виводами МП, Х1/CLK - з GN, вивід X2 заземлюється. Вихід  через ЛЕІ (див. рис. 3.3.1.1) сполучується з відповідним входом МП. Вхід  сполучується з відповідним виходом DC2. Вивід  (запит переривання до МП) не задіюється в режимі програмного обміну. Вхідний вивід  (потвердження переривання від МП) блокується. Через вивід T´DA або T´DB здійснюється передавання даних до ЗП у послідовному форматі відповідно через канал А або В ПАП/П, через вивід R´DA або R´DB - відповідно приймання даних.ІР₅…ІР₀ - виводи порту введення даних у паралельному форматі від ЗП. ОР₇…ОР₀ - виводи порту виведення даних до ЗП у паралельному форматі.

2.4 Контролер шини

Призначення КШ - формування активного рівня (логічного нуля) на вході  МП у разі неправильного адресового звертання.

На вході КШ надходять групи бітів N5, N3 та біт А₅ з ША, а також сигнал з незадіяного виходу DC2. Вихід КШ сполучується із входом  МП. При всіх адресових звертаннях код N5 повинен мати певне фіксоване значення, а на незадіяному виході DC2 мають діяти неактивні рівні. Фіксоване значення повинне мати код N3 при звертанні до ПП і біт А₅ - при зверненні до ПАП/П.

Якщо відсутні певні обмеження, доцільно, з точки зору простоти логічної структури КШ, надати кодам N5, N3 та A₅ нульового значення при відповідних адресових звертаннях. Тоді для розглядуваного прикладу А5 = А₂₃ + … + A₁₇ = 0 за будь-якого адресового звертання, A3 = A₁₄ + … + A₈ = 0 при звертанні до ПП, А₅ = 0 - при звертанні до ПАП/П. Логіка функціонування КШ у цьому разі зумовлюється такими станами його входів та виходу:=1, = 0;

DC2₃ = 0, = 0;

DC2₁ ^ DC2₂ = 0, A₅ = 1, = 0.

3. Логічна структура (схема) МПС

Розроблені логічні структури (ЛС) окремих блоків об’єднуються у ЛС МПС. Виводи сигналів адреси й даних окремих елементів та модулів відповідно з’єднуються через стандартно зображені ША і ШД. Виводи керувальних сигналів доцільно також відповідно сполучити через ШК з відповідним позначенням виводів від неї. Позначення елементів схеми - згідно зі стандартними позначеннями елементів цифрових пристроїв.

Таблиця 4.1

4. Програмування режимів ПІ/Т (МС68230)

Програмування режимів програмного обміну через порти А та В ІМС МС68230 [3] складається з ініціалізування регістра керування режимом роботи портів (PGCR), регістрів напрямку передавання даних через порти А(PADDR) та B(PBDDR), регістрів керування підрежимами портів A(PACR) та B(PBCR). Пересилання даних відбувається через регістр PADR (порт А) чи через регістр PBDR (порт В). Зазначені регістри - восьмибітові. При звертанні до ПІ/Т адреси названих регістрів визначають коди A₅…A₁ (табл. 7.1) та А₀ = 1.

Порти А та В для двобуферизованого передавання мають ще додаткові неадресовані регістри даних - відповідно PACDR та PBCDR, які дозволяють зберігати інформацію, якщо необхідно ввести нові дані до того, як попередні дані буде прочитано МП, або вивести наступні дані з МП до того, як попередні буде виведено до ЗП. За такого передавання відбувається почергове защіпання (записування) даних спочатку в одному регістрі даних, потім у другому, відтак - виведення чи введення через порт.

Однобуферизоване передавання супроводжується защіпанням лише в одному регістрі даних. Незащіпуване передавання - це передавання без фіксування в регістрах даних.

Таблиця 5.1 - Коди A₅…A₁ адрес регістрів МС68230